Durch das Reduzieren von Fehlerraten die Lebensdauer elektronischer Komponenten deutlich erhöhen: Dieses Ziel verfolgt die europäische Forschungsinitiative Intelligent Reliability 4.0 (iRel40). Die beteiligten Partner aus dreizehn Ländern wollen dafür die Zuverlässigkeit entlang der gesamten Wertschöpfungskette optimieren – vom Wafer über den Chip und sein Package bis hin zum kompletten System. Das Fraunhofer IIS/EAS in Dresden entwickelt hierfür Simulationen, mit denen Elektronikdesign-Teams zukünftig effi zient potenzielle Zuverlässigkeitsprobleme von Halbleitern und Systemen bewerten können – und das bereits vor ihrer Fertigung.
«Made in Europe»
Das Projekt iRel40 vereint die Expertise von 75 europäischen Wissenschafts- und Wirtschaftspartnern – allein 24 davon aus Deutschland. Sie alle wollen dazu beitragen, dass besonders grosse Zuverlässigkeit ein zentraler Bestandteil von Elektronik «Made in Europe» wird. Denn nur, wenn Nutzerinnen und Nutzer darauf vertrauen können, dass Komponenten und Systeme langlebig sind und zuverlässig funktionsfähig bleiben, werden neue Technologien, zum Beispiel für das autonome Fahren, regenerative Energieversorgungen oder stromsparende vernetzte Lösungen, am Markt erfolgreich.
Das Fraunhofer IIS erarbeitet an seinem Institutsteil Entwicklung Adaptiver Systeme EAS in Dresden innerhalb des Projektes praxistaugliche Ansätze, um die Zuverlässigkeit von integrierten Schaltungen und kompletten elektronischen Systemen anhand von Simulationen zu bewerten. Denn Entwicklerteams werden zukünftig noch stärker als heute vor der Aufgabe stehen, elektronische Bauteile und Komponenten zu entwerfen, die besonders robust und langlebig, aber nicht überdimensioniert sind. Können die Teams bereits in der Designphase die Zuverlässigkeit ihrer Entwürfe genau prognostizieren, kann dieser Faktor deutlich zielgerichteter berücksichtigt werden. «In heutiger Standard-Entwurfssoftware für integrierte Schaltungen sind zwar bereits Alterungssimulationen vorhanden, allerdings verursachen sie noch einen enormen zusätzlichen Aufwand in den ohnehin bereits kritischen Verifi kationsschritten», erläutert Dr. André Lange, Projektleiter am Fraunhofer IIS/EAS.
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